基于CPLD的智能断路器测控单元总线控制器的设计

摘要

本文介绍了一种基于CPLD的智能断路器测控单元的总线控制器设计,智能断路器测控单元的处理器采用高速ARM器件,而外设的速度相对较低。该总线控制器的目的是实现两个不同周期总线的同步。通过CPLD的内部逻辑设计和相应的总线操作程序,完成该控制器的设计。

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