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基于FPGA的精简3DES加/解密系统的研究

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给出了一个基于FPGA的精简3DES加解/密系统。该3DES加解/密系统以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式3DES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时该系统利用FPGA的片上存储器模块,在S盒的设计上采用可重构技术,使整个系统具有了更高的安全性与可靠性。该精简3DES加/解密芯片可广泛应用于终端设备。

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来源
《2007年首届仪表、自动化与先进集成技术大会》|2007年|528-531|共4页
会议地点重庆·云南丽江
作者
杨军; 郭跃东; 唐宗磊; 宋克俭;
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作者单位

中国仪器仪表学会;

仪器仪表学报编辑部;

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会议组织
正文语种
原文格式 PDF
中图分类加密与解密;
关键词
加解密系统; 3DES算法; FPGA; 片上存储器;

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