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支持并行模拟的Verilog编译技术研究与实现

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并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法,支持并行模拟的HDL编译技术是其中的关键技术.本文提出了一种支持并行模拟的Verilog编译技术,编译器将Verilog描述转换成C++代码,最后与并行模拟核心库编译链接生成可执行并行程序.文章将主要介绍编译器构成、代码生成方法和并行模拟核心库,该技术已经在并行Verilog模拟器ParaVer上实现.

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来源
《企业信息化高级论坛全国第12届CAD/CG学术会议》|2002年|297-302|共6页
会议地点贵阳
作者
李暾; 李思昆; 郭阳; 刘功杰;
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作者单位

中国计算机学会;

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会议组织
正文语种
原文格式 PDF
中图分类程序设计、软件工程;
关键词
Verilog并行模拟; 模拟核心库; Verilog编译;

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