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低时延极化码串行抵消译码器设计

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极化码(polar code)最近已经被确定为5G无线通信系统的信道编码方案之一,其具有出色的纠错性能并被数学严格证明是可以达到香农限的可构造性信道编码.虽然极化码的串行抵消(successive cancellation,SC)译码算法在对数域具有低硬件计算复杂度的特性,但是其天然的串行结构带来的高译码延迟特点一直是硬件译码器架构设计的瓶颈所在.本文针对这一问题,首先分析了SC译码过程,提出了一套普适的SC译码同步时序逻辑定律.在时序逻辑定律分析的指导下给出了两种低延迟的极化码串行抵消译码器硬件架构设计方案.相对于目前所知的低延迟超前计算译码器架构,所提出的译码器可以节省50％的译码延迟.并且本文还针对部分和反馈模块,提出了一种反馈式部分和单元,在付出一定数目选择器的前提下,相对于传统译码器,可以节省N倍的1位寄存器存储空间.

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来源
《中国电子学会第二十四届信息论学术年会》|2017年|1|共1页
会议地点深圳
作者
边鑫; 牛凯; 董超; 贺志强;
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作者单位

中国电子学会;

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会议组织
正文语种
原文格式 PDF
中图分类 TN919.32;
关键词
极化码; 串行抵消; 译码器; 存储空间;

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