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基于逻辑力度的高速CMOS集成电路设计

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CMOS电路技术在当前数字集成电路中已无可争议地占绝对主导地位,0.18μm和0.13μm工艺为工业界领先的技术,而基于逻辑力度(Logical Effort,LE)的高速CMOS电路设计技术就是其中最先进的技术之一,属于深亚微米集成电路设计领域的一个国际前沿课题. 估计CMOS门的延迟时间和最佳尺寸在国际上是一个研究了多年的电路问题.Jaeger在1975年对反相器链的相关研究表明,为了得到最佳延迟,每一级的延迟时间应该相等,而其扇出系数大体为4."Logical Effort"一词最早提出于1991年,由Sun微系统公司的I.Sutherland和R.F.Sproull等人提出,并在其1999年的经典著作"Logical Effort:Designing Fast CMOS Circuits"中进一步得到完善.逻辑力度采用的延迟模型简单而又相当精确,它使得人们对于复杂的逻辑电路能够快速确定其延迟及尺寸问题.该方法一经提出,就在国际上引起了极大的研究及应用兴趣.安捷伦实验室的B.S.Amrutur在2001年对各种基本门电路和分支电路的逻辑力度问题进行了深入研究,并将其用于RAM的高速低功耗解码器设计中.Magma设计自动化有限公司在2002年将逻辑力度方法用于开发其基于门的综合工具中.密歇根大学的Joy A.Chatterjee和Eric A.Karl则使用逻辑力度方法来设计工作于1GHz的低功耗8位具有优先权的编码器.澳大利亚阿德莱德大学的Peter Celinski等人在2004年深入研究了基于逻辑力度的动态多米诺电路的延迟优化问题.意大利的Mauro Olivieri则通过对基于逻辑力度的电路总延迟优化问题的深入研究,来设计快速微处理器.本文研究， 1逻辑力度的计算，2传统路径延迟优化问题的解法，3基于逻辑力度的路径延迟优化问题解法，4基于逻辑力度的高速集成电路设计实例及分析。

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来源
《上海市电机工程学会、上海市电工技术学会2006年学术年会》|2006年|204-207|共4页
会议地点上海
作者
李林森; 李建华; 张爱新;
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作者单位

中国电机工程学会;

中国电工技术学会;

上海市电机工程学会;

上海市电工技术学会;

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会议组织
正文语种
原文格式 PDF
中图分类数字集成电路、逻辑集成电路;设计;
关键词
CMOS电路; 数字集成电路; 深亚微米集成电路设计; 延迟时间; 逻辑力度;

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