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首页> 外文会议>2007 IEEE International Conference on Computer-Aided Degign and Computer Graphics >Thermal Effects with Leakage Power Considered in 2D/3D Floorplanning
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Thermal Effects with Leakage Power Considered in 2D/3D Floorplanning

机译：在2D / 3D布局规划中考虑了具有泄漏功率的热效应

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Leakage power is becoming a key design challenge in current and future CMOS designs. Due to technology scaling,the leakage power is rising so quickly that it largely elevates the die temperature. In this paper,we deeply investigate the impact of leakage power on thermal profile in 2D and 3D floorplanning.Our results show that chip temperature can increase by about 11 ℃ in 2D design and 68 ℃ for 3D case with leakage power considered. Then we propose a thermal-driven floorplanning flow integrated with an iterative leakage-aware thermal analysis process to optimize chip temperature and save leakage power consumption. Experimental results show that for 2D design,the max chip temperature can be reduced by about 8 ℃ and the proportion of leakage power to total power can be reduced from 19.17% to 11.12%. The corresponding results for 3D are 60 ℃ temperature reduction and 16.3% less leakage power proportion.
机译：泄漏功率正在成为当前和未来CMOS设计中的关键设计挑战。由于技术的发展，漏电功率上升得如此之快，以至于大大提高了芯片温度。在本文中，我们深入研究了2D和3D布局中泄漏功率对热分布的影响。我们的结果表明，考虑到泄漏功率，在2D设计中芯片温度可以提高11℃左右，而在3D情况下芯片温度可以提高68℃。然后，我们提出了一种热驱动的平面规划流程，该流程与迭代的泄漏感知热分析过程集成在一起，以优化芯片温度并节省泄漏功耗。实验结果表明，对于二维设计，芯片最高温度可以降低约8℃，泄漏功率占总功率的比例可以从19.17％降低到11.12％。 3D的相应结果是温度降低60℃，泄漏功率比例降低16.3％。

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