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首页> 外文会议>2017 International Conference on Inventive Computing and Informatics >Design of SRAM array using reversible logic for an efficient SoC design
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Design of SRAM array using reversible logic for an efficient SoC design

机译：使用可逆逻辑的SRAM阵列设计可实现有效的SoC设计

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Recently, the power dissipation has become the prime concern with the system-on-chip (SOC) as technology scales. Further, the memory component of the design is as crucial, as it is energy consuming. The conventional approach of circuit designing consumes a lot of power and occupies much area. Thus, the concept of reversible logic in circuit designing is garnering growing attention for low-power applications such as DNA computing, quantum computing and ultra-low power CMOS design. This paper proposes a reversible design of 4-bit 6-T SRAM array at 180nm-1.8V CMOS technology which achieves 8% reduction in energy consumption of the circuit. The designs are simulated on Cadence virtuoso 6.1.4 schematic editor. The present work also concludes with some insights on the operation of conventional SRAM 6-T cell and the feasibility of reversible logic.
机译：近年来，随着技术的发展，功耗已成为片上系统（SOC）的主要问题。此外，设计的存储组件至关重要，因为它消耗能量。常规的电路设计方法消耗大量功率并占用大量面积。因此，电路设计中的可逆逻辑概念越来越受到诸如DNA计算，量子计算和超低功耗CMOS设计等低功耗应用的关注。本文提出了一种在180nm-1.8V CMOS技术下可逆设计的4位6-T SRAM阵列，该电路可将电路的能耗降低8％。在Cadence virtuoso 6.1.4原理图编辑器上对设计进行了仿真。本工作的结论还包括对常规SRAM 6-T单元的操作以及可逆逻辑的可行性的一些见解。

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