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首页> 外文会议>2017 International conference on Microelectronic Devices, Circuits and Systems >FFT implementation using floating point fused multiplier with four term adder
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FFT implementation using floating point fused multiplier with four term adder

机译：使用浮点融合乘法器和四项加法器的FFT实现

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Hardware realization of fast Fourier transform (FFT) function consists of multiple complex arithmetic operations. Floating point implementation of FFT provides wider dynamic range than their fixed point counterparts and fusing the floating point arithmetic operations inside the Butterfly unit of FFT improves the speed of operation. This paper presents an FFT implementation using a fused four term adder multiplier (FFAM) technique. The proposed FFT with FFAM is area efficient and operates at higher frequency. Radix-4 decimation in time butterfly FFT unit is designed and synthesized in Cadence using 180nm technologies with standard cell libraries. Based on the results it is analyzed that FFT with FFAM is 46% area efficient. The non-pipelined conventional architecture of FFT operates on 6MHz whereas proposed FFT architecture operates on 10MHz frequency.
机译：快速傅立叶变换（FFT）功能的硬件实现包括多个复杂的算术运算。 FFT的浮点实现比其定点副本提供了更大的动态范围，并且在FFT的Butterfly单元内部融合浮点算术运算可提高运算速度。本文介绍了使用融合四项加法器乘法器（FFAM）技术的FFT实现。带有FFAM的拟议FFT具有区域效率，并且在更高的频率下工作。使用180nm技术和标准单元库在Cadence中设计和合成了时间蝴蝶FFT单元中的Radix-4抽取。根据结果​​分析，采用FFAM的FFT的面积效率为46％。 FFT的非流水线常规体系结构在6MHz上运行，而建议的FFT体系结构在10MHz频率上运行。

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