• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>ACM international symposium on physical design 2011 >Regularity-Constrained Floorplanning for Multi-Core Processors
【24h】

Regularity-Constrained Floorplanning for Multi-Core Processors

机译：多核处理器的受规则限制的布局

获取原文
获取原文并翻译 | 示例
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

Multi-core technology becomes a new engine that drives performance growth for both microprocessors and embedded computing. This trend asks chip floorplanners to consider regularity constraint since identical processing/memory cores are preferred to form an array in layout. As chip core count keeps growing, manual floorplanning will be inefficient on the solution space exploration while conventional floorplanning algorithms do not address the regularity constraint. In this work, we investigate how to enforce regularity constraint in a simulated-annealing based floorplanner. We propose a simple and effective technique for encoding the regularity constraint in sequence-pairs. To the best of our knowledge, this is the first work on regularity-constrained floorplanning in the context of multi-core processor designs. Experimental comparison with a semi-automatic method shows that our approach yields an average of 22% less wirelength and mostly smaller area.
机译：多核技术成为推动微处理器和嵌入式计算性能增长的新引擎。这种趋势要求芯片布局规划人员考虑规律性约束，因为优选使用相同的处理/内存核来形成布局中的阵列。随着芯片核心数量的不断增长，手动布局在解决方案空间探索上效率低下，而常规布局算法则无法解决规则性约束。在这项工作中，我们研究如何在基于模拟退火的平面规划器中实施规则性约束。我们提出了一种简单有效的技术来对序列对中的规律性约束进行编码。据我们所知，这是在多核处理器设计中进行有规律性限制的平面规划的第一项工作。与半自动方法进行的实验比较表明，我们的方法平均减少了22％的线长，且面积更小。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号