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首页> 外文会议>Formal Methods in Computer-Aided Design, 2009. FMCAD 2009 >SAT-based synthesis of clock gating functions using 3-valued abstraction
【24h】

SAT-based synthesis of clock gating functions using 3-valued abstraction

机译：使用三值抽象的基于SAT的时钟门控功能综合

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Clock gating is a power reduction technique for digital circuits that works by eliminating unnecessary switching of parts of the clock network, a power-hungry component in hardware designs. An effective approach to clock gating synthesis is based on a functional analysis of the design using BDDs. Algorithms of this type attempt to build a BDD for a clock gating circuit and then reduce its size with an approximation. If the BDD of a particular latch grows too large the attempt to gate that latch is aborted. We replace BDDs with a SAT-based technique combined with 3-valued abstraction. Our technique generates the approximation directly from the circuit, and thus avoids the explosion. Furthermore, our technique is incremental in the sense that it produces a partial result (a weaker approximation) if time or memory limits are exceeded. Our experimentation shows that more than 70% of latches that could not be gated using the BDD-based approach were gated by the SAT-based method.
机译：时钟门控是一种用于数字电路的功耗降低技术，该技术通过消除时钟网络各部分的不必要切换而工作，而时钟网络是硬件设计中的一项耗电量巨大的组件。时钟门控综合的有效方法是基于使用BDD的设计功能分析。这种类型的算法试图为时钟门控电路建立一个BDD，然后近似地减小其大小。如果特定锁存器的BDD变得太大，则尝试关闭该锁存器的尝试将中止。我们用结合了三值抽象的基于SAT的技术替换了BDD。我们的技术直接从电路生成近似值，从而避免爆炸。此外，在超过时间或内存限制的情况下，我们的技术会产生部分结果（近似值较弱），因此是增量技术。我们的实验表明，使用基于BDD的方法无法门控的锁存器中有70％以上是通过基于SAT的方法门控的。

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