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首页> 外文会议>International Conference on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology;ECTI-CON 2009 >An efficient implementation method of parallel processing Viterbi decoders for UWB systems
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An efficient implementation method of parallel processing Viterbi decoders for UWB systems

机译：一种超宽带系统并行处理维特比解码器的有效实现方法

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In this paper, we present an efficient implementation method for parallel processing Viterbi decoders in UWB systems. In our method, we use an automatic HDL code generator designed by high level languages (C or C++) to produce the synthesizable HDL code for a parallel processing Viterbi decoder automatically depending on the hardware architecture for parallel processing as well as parameters for channel coding, which makes it easy to find the optimum architecture under the specified working speed and CMOS technology. We apply the proposed method to the design of Viterbi decoders for UWB systems, in which it is an important issue to find the optimum architecture working at the speed of 132 MHz in 4-way parallel processing. From the results, we can find that our scheme can produce all the possible architectures of Viterbi decoder properly without manual efforts and that the Viterbi decoder with radix-42 ACS structure has the lowest hardware costs working at the required clock speed under 0.13 um CMOS technology.
机译：在本文中，我们提出了一种在UWB系统中并行处理Viterbi解码器的有效实现方法。在我们的方法中，我们使用由高级语言（C或C ++）设计的自动HDL代码生成器，根据并行处理的硬件体系结构以及通道编码的参数，自动为并行处理Viterbi解码器生成可合成的HDL代码，在指定的工作速度和CMOS技术下，可以轻松找到最佳架构。我们将所提出的方法应用于UWB系统的Viterbi解码器的设计中，其中重要的问题是找到在4路并行处理中以132 MHz的速度工作的最佳架构。从结果可以发现，我们的方案无需人工即可正确生成Viterbi解码器的所有可能架构，并且采用radix-4 2 ACS结构的Viterbi解码器在运行时具有最低的硬件成本。在0.13 um CMOS技术下所需的时钟速度。

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