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首页> 外文会议>IEEE International Conference on ASIC >A 10-bit 40 MS/s successive approximation register analog-to-digital converter with Vcm-based method for wireless communications
【24h】

A 10-bit 40 MS/s successive approximation register analog-to-digital converter with Vcm-based method for wireless communications

机译：具有基于Vcm的无线通信的10位40 MS / s逐次逼近寄存器模数转换器

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In this paper, a 1.8-V 10-bit 40MS/s successive approximation register (SAR) analog-to-digital converter (ADC) implemented in TSMC 0.18-um CMOS process is presented. By applying Vcm-based switching method that reduces switching power of the DAC, the proposed SAR ADC uses less capacitor in the DAC array. Also, asynchronous control logic is used which an external high frequency doesn't need clock to drive ADC. Measured results show that at the supply voltage of 1.8 V and sampling rate of 40 MS/s, the proposed SAR ADC achieves a spurious-free dynamic range (SFDR) of 70.56 dB, a signal-to-noise and distortion ratio (SNDR) of 55.84 dB, an effective number of bits (ENOB) of 8.98 bits, a differential nonlinearity (DNL) of 0.58 LSB, an integral nonlinearity (INL) of 1.01 LSB and a power consumption of 1.91 mW. The overall chip area is only 0.57 mm2 with a small ADC core area of 0.19 mm2.
机译：本文介绍了一种采用TSMC 0.18um CMOS工艺实现的1.8V 10位40MS / s逐次逼近寄存器（SAR）模数转换器（ADC）。通过采用基于Vcm的开关方法来降低DAC的开关功率，所提出的SAR ADC在DAC阵列中使用的电容器更少。另外，使用异步控制逻辑，该外部逻辑不需要时钟来驱动ADC。测量结果表明，在1.8 V的电源电压和40 MS / s的采样率下，拟议的SAR ADC可以实现70.56 dB的无杂散动态范围（SFDR），信噪比和失真比（SNDR）。 55.84 dB的有效比特数，8.98比特的有效比特数（ENOB），0.58 LSB的差分非线性（DNL），1.01 LSB的积分非线性（INL）和1.91 mW的功耗。总体芯片面积仅为0.57 mm2，而ADC内核面积仅为0.19 mm2。

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