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A 16-bit high-speed low-power hybrid adder

机译：16位高速低功耗混合加法器

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This paper presents the architecture of a hybrid adder based on the combination of the carry-lookahead and carry-select adder architectures. A 16-bit adder is designed as a case study to show the efficiency of the proposed architecture. This adder is implemented in a 0.18 μm CMOS technology using domino logic for most of the sub-circuits. The simulation results show that the 16-bit hybrid adder achieves a worst-case delay of 876.7 ps and has an average power consumption of 787.2 μW at 125° C for a throughput of 100 Mega operations per second in the slow-slow corner. The paper also demonstrates the efficiency of this architecture for higher number of bits.
机译：本文提出了一种基于进位超前和进位选择加法器结构的混合加法器的体系结构。设计了一个16位加法器作为案例研究，以显示所提出体系结构的效率。该加法器采用0.18μmCMOS技术实现，其中大多数子电路均使用多米诺逻辑。仿真结果表明，该16位混合加法器在最慢情况下的延迟为876.7 ps，在125°C时的平均功耗为787.2μW，在慢速转角处的吞吐量为每秒100 Mega操作。本文还演示了这种体系结构对于更高位数的效率。

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