A scalable multi-pipeline JPEG encoding architecture

机译：可扩展的多管道JPEG编码架构

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This paper proposes a scalable multi-pipeline JPEG encoding architecture. The encoder described in RTL level can be flexibly customized in performance, occupied resource and power consumption. According to the simulation and FPGA verification, when scaled to 2 pipelines, the encoder is capable of encoding 1920×1080 size RGB image with 47.51 frames per second.

机译：本文提出了一种可扩展的多管道JPEG编码体系结构。 RTL级描述的编码器可以在性能，占用资源和功耗方面灵活定制。根据仿真和FPGA验证，当缩放到2条流水线时，编码器能够以每秒47.51帧的速度编码1920×1080大小的RGB图像。

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来源
《International Conference on Microelectronics》|2016年|369-372|共4页
会议地点
作者
Yu Shichao; Hu Zhizhong; Chen Xin;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类
关键词
Transform coding; Encoding; Computer architecture; Pipelines; Image coding; Power demand; Throughput;

机译：变换编码;编码;计算机体系结构;管道;图像编码;功率需求;通量;

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