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Architectural performance analysis of FPGA synthesized LEON processors

机译：FPGA合成LEON处理器的架构性能分析

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Current processors have gone through multiple internal optimization to speed-up the average execution time e.g. pipelines, branch prediction. Besides, internal communication mechanisms and shared resources like caches or buses have a significant impact on Worst-Case Execution Times (WCETs). Having an accurate estimate of a WCET is now a challenge. Probabilistic approaches provide a viable alternative to single WCET estimation. They consider WCET as a probabilistic distribution associated to uncertainty or risk. In this paper, we present synthetic benchmarks and associated analysis for several LEON3 configurations on FPGA targets. Benchmarking exposes key parameters to execution time variability allowing for accurate probabilistic modeling of system dynamics. We analyze the impact of architecture-level configurations on average and worst-case behaviors.
机译：当前的处理器已经经历了多次内部优化，以加快平均执行时间，例如管道，分支预测。此外，内部通信机制和共享资源（例如缓存或总线）对最坏情况执行时间（WCET）也会产生重大影响。准确估算WCET现在是一个挑战。概率方法为单次WCET估计提供了可行的替代方法。他们认为WCET是与不确定性或风险相关的概率分布。在本文中，我们为FPGA目标上的几种LEON3配置提供了综合基准和相关分析。基准测试将关键参数暴露给执行时间可变性，从而可以对系统动力学进行准确的概率建模。我们分析了架构级别配置对平均行为和最坏情况行为的影响。

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