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Optimal Tiling Strategy for Memory Bandwidth Reduction for CNNs

机译：减少CNN内存带宽的最佳切片策略

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Convolutional Neural Networks (CNNs), are nowadays present in many different embedded solutions. One of the biggest problems related to their execution is the memory bottleneck. In this work we propose an optimal double buffering tiling strategy, to reduce the memory bandwidth in the execution of deep CNN architecture, testing our model on one of the two cores of a Zynq®-7020 embedded platform. An optimal tiling strategy is found for each layer of the network, optimizing for lowest external memory = On-Chip memory bandwidth. Performance test results show an improvement in the total execution time of 50% (cache disabled/34% cache enabled), compared to a non double buffered implementation. Moreover, a 5x lower external memory = On-Chip memory double buffering memory bandwidth is achieved, with respect to naive tiling settings. Furthermore it is shown that tiling settings for highest OCM usage do not generally lead to the lowest bandwidth scenario.
机译：如今，卷积神经网络（CNN）出现在许多不同的嵌入式解决方案中。与它们执行相关的最大问题之一是内存瓶颈。在这项工作中，我们提出了一种最佳的双缓冲切片策略，以减少执行深度CNN架构时的内存带宽，并在Zynq®-7020嵌入式平台的两个内核之一上测试我们的模型。为网络的每一层找到了一种最佳的切片策略，针对最低的外部存储器=片内存储器带宽进行了优化。性能测试结果表明，与非双缓冲实现相比，总执行时间缩短了50％（禁用了缓存/启用了34％缓存）。而且，相对于幼稚的平铺设置而言，外部存储器的内存降低了5倍=片上存储器，从而使双缓冲存储带宽得以实现。此外，还表明，最高OCM使用率的平铺设置通常不会导致最低带宽情况。

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