• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>International Conference on Electronics, Communication and Aerospace Technology >Composite Field Arithematic Based S-Box For AES Algorithm
【24h】

Composite Field Arithematic Based S-Box For AES Algorithm

机译：AES算法的复合场基于Alithematic基于S盒

获取原文
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

Generally AES algorithm uses Substitution box which works with ROM based lookup tables. Using the rom based Look up table, there occurs a significant irreducible amount of delay in the gates as well as access paths. Different combinations of logic gates in the critical path can be employed to reduce the delay. This paper proposes new way to design a S-box which works on Composite Field arithmetic resulting in significant reduction in the area in w.r.t FPGA slices and reduction in both gate delay and combinational path delay. The proposed S-box is designed using Verilog HDL, simulated in Modelsim 6.4c and synthesized in Xilinx ISE 13.2.
机译：通常，AES算法使用基于ROM的查找表的替换框。使用基于ROM的查找表，在栅极和接入路径中出现显着的不可可动化量的延迟。可以采用临界路径中的逻辑门的不同组合来减少延迟。本文提出了新的设计盒子，该盒子适用于复合场算术，从而显着降低了W.R.T FPGA切片中的区域和闸门延迟减少和组合路径延迟。所提出的S盒采用Verilog HDL设计，模拟模型中的6.4C，并在Xilinx ISE 13.2中合成。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号