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首页> 外文会议>Electronics, Circuits and Systems, 2001. ICECS 2001. The 8th IEEE International Conference on >Fast 32-bit digital multiplier
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Fast 32-bit digital multiplier

机译：快速的32位数字乘法器

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This paper presents a high-speed VLSI implementation structure for a multiplier. Four n-bit numbers are generated using even and odd positions of the two n-bit numbers. Then they are multiplied pairwise. A parallel addition algorithm is used to add up the partial products. Three k-bit numbers at each level are converted to two (k+1)-bit numbers at the next level using a 3-to-2 adding technique. Carry propagation is left to the last stage of multiplier where a fast carry-look-ahead adder is used to add the final two 2(n-1)-bit numbers. The supply voltage (V/sub dd/) is 3.3 /spl upsi/ which can be lowered to 2.5 /spl upsi/. The multiplier are in 0.8 /spl mu/m technology. HSPICE simulation shows a total delay of 3.25 ns for a 32-bit multiplier.
机译：本文提出了一种用于乘法器的高速VLSI实现结构。使用两个n位数字的偶数和奇数位置生成四个n位数字。然后将它们成对相乘。并行加法算法用于将部分乘积相加。使用3-to-2加法技术将每个级别的三个k位数字转换为下一级别的两个（k + 1）位数字。进位传播留给乘法器的最后一级，在该级中，使用快速提前进位加法器将最后两个2（n-1）位数字相加。电源电压（V / sub dd /）为3.3 / spl upsi /，可以降低到2.5 / spl upsi /。乘数采用0.8 / spl mu / m技术。 HSPICE仿真显示32位乘法器的总延迟为3.25 ns。

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