High data rate synchronizers operating at low speed

机译：高数据速率同步器，低速运行

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This paper presents a new technique which allows high baud rate with low operation speed of the synchronizer. This technique is based on parallel processing. What is done by only one clock operating at the baud rate can be done by two clocks operating only at half rate. By generalizing we propose versions of clock recovery circuits operating at the ratio 1/2/sup n/ of the data rate. Thus we obtain circuits transmitting at very high data rate but operating at very low frequency. The proposed circuits which are transition sensitive (digital) are compared with the traditional level sensitive (analog).

机译：本文提出了一种新技术，该技术可以使同步器的波特率高，工作速度低。此技术基于并行处理。仅由一个以波特率工作的时钟可以完成的工作可以由仅以半速率工作的两个时钟完成。通过概括，我们提出了时钟恢复电路的版本，其工作速率为数据速率的1/2 / sup n /。因此，我们获得了以很高的数据速率传输但以非常低的频率运行的电路。所建议的过渡敏感（数字）电路与传统的电平敏感（模拟）电路进行了比较。

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来源
《Electronics, Circuits and Systems, 2001. ICECS 2001. The 8th IEEE International Conference on》|2001年|P.1127-1130|共4页
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作者
Reis A.D.; Rocha J.F.; Gameiro A.S.; Carvalho J.P.;
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中图分类无线电电子学、电信技术;
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