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首页> 外文会议>2010 International Symposium on Computer Communication Control and Automation >An unified architecture of all transforms for H.264/AVC codec
【24h】

An unified architecture of all transforms for H.264/AVC codec

机译：H.264 / AVC编解码器所有转换的统一架构

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In this paper, an unified hardware architecture for the complete set of transforms in H.264/AVC codec is presented. This architecture has been mapped into 2-D 4×4 forward/inverse transforms, 2-D 4×4/2×2 Hadamard transforms, and 1-D 8×8 forward/inverse transforms resulting in 31 sub/adders, 7 adders, 6 subtractors, 34 shifter, 4 multiplexer, and 16 registers. The architecture calculates 16 inputs and 8 outputs in parallel for 4×4 integer forward/inverse transforms, and 8 inputs and 8 outputs in parallel for 8×8 integer forward/inverse transforms by our proposed fast 4-step process. The register array is not necessary for transpose operations of 4×4 forward/inverse and 4×4/2×2 Hadamard transforms. With 8 pixels/cycle throughput, the proposed design can complete the computation in 50 clock cycles with 8×8 and 4×4 transforms for one macroblock in 4:2:0 format.
机译：本文提出了用于H.264 / AVC编解码器的完整转换集的统一硬件体系结构。此体系结构已映射到2-D 4×4正向/反向变换，2-D 4×4/2×2 Hadamard变换和1-D 8×8正向/反向变换，导致31个子/加法器，7个加法器，6个减法器，34​​个移位器，4个多路复用器和16个寄存器。通过我们提出的快速4步过程，该体系结构针对4×4整数正向/反向变换并行计算16个输入和8个输出，对于8×8整数正向/反向变换并行计算8个输入和8个输出。对于4×4正向/反向和4×4/2×2 Hadamard变换的转置操作，寄存器阵列不是必需的。以8个像素/周期的吞吐率，所提出的设计可以在50个时钟周期内完成对4：2：0格式的一个宏块进行8×8和4×4变换的计算。

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