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首页> 外文会议>IEEE International Symposium on Circuits and Systems >A 1-V, 5-bit, 180-µW, Differential Pulse Position Modulation ADC in 65-nm CMOS Process
【24h】

A 1-V, 5-bit, 180-µW, Differential Pulse Position Modulation ADC in 65-nm CMOS Process

机译：在65-NM CMOS过程中，1-V，5位，180μW，差分脉冲位置调制ADC

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This paper proposes a dual ramp, pulse position modulation analog-to-digital converter. A delay cell is proposed in this work, which converts the timing information into a thermometric code. The proposed architecture uses a dual ramp, which initiates the time to digital quantization from both Most Significant Bit (MSB) and Least Significant Bit (LSB) ends. It requires the use of two current sources at both the ends resulting in more symmetrical non-linearity behavior compared to single-ramp architecture, thus improving the INL of the ADC. This technique leads to an increase in the sampling frequency by a factor of 2. It is designed and implemented in a 65-nm CMOS technology with a supply voltage of 1-V. The proposed ADC achieves an effective number of bits of 4.49 bits at a sampling rate of 100 MHz.
机译：本文提出了双斜坡，脉冲位置调制模数转换器。 在该工作中提出了一个延迟单元，该工作将定时信息转换为温度码。 所提出的架构使用双斜坡，该双斜坡从最高有效位（MSB）和最低有效位（LSB）结束时启动到数字量化的时间。 它需要在两端使用两个电流源，导致与单斜坡架构相比产生更对称的非线性行为，从而改善ADC的INL。 该技术导致采样频率的增加倍数为2。它以65nm CMOS技术设计和实现，具有1-V的电源电压。 所提出的ADC以100MHz的采样率实现了4.49位的有效数量的比特数。

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