High Speed Multipliers using Counters based on Symmetric Stacking

机译：高速乘法器使用基于对称堆叠的计数器

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High speed multipliers are essential in all computational units such as Arithmetic Logic Unit(ALU), Multiply Accumulate Unit and Digital Signal Processing (DSP) applications. In general, the performance of any DSP system is limited by its multiplication performance. Hence, the speed and power efficient multiplier algorithms are highly demanded in present scenario. In this Paper, high speed multipliers are designed by using binary counters based on symmetric stacking. In this work, 16-bit Wallace tree multiplier is considered for the analysis using conventional counters and symmetric stacking-based counters. Further, the performance is compared in terms of delay, area. All the blocks used in this work are programmed using Verilog HDL and they are Synthesized using Xilinx.

机译：高速乘法器在诸如算术逻辑单元（ALU）之类的所有计算单元中是必不可少的，乘法累积单元和数字信号处理（DSP）应用。通常，任何DSP系统的性能受其乘法性能的限制。因此，当前场景中，速度和功率有效的乘法算法非常有望。在本文中，通过使用基于对称堆叠的二进制计数器来设计高速乘法器。在这项工作中，使用传统的计数器和基于对称堆叠的计数器来考虑16位华莱士树乘数。此外，在延迟区域的方面比较了性能。本工作中使用的所有块使用Verilog HDL编程，它们使用Xilinx合成。

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来源
《International Conference on Computer Communication and Informatics》|2019年|510 p. :|共6页
会议地点
作者
Dathrak KavyaShree; P Samundiswary; K V Gowreesrinivas;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类计算机网络;
关键词
Stacking; Adders; Logic gates; Delays; Digital signal processing; Hardware design languages; Merging;

机译：堆叠;加法器;逻辑门;延迟;数字信号处理;硬件设计语言;合并;

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