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【24h】

C-C ladderを用いた省面積SAR-ADCの提案

机译：建议使用C-C梯形来节省面积的SAR-ADC

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逐次比較型A/D変換器（SAR-ADC)は、演算増幅器を必要としない構成であるため、中分解能（10-12 bit)のADCを低消費電力かつシンプルな構造で実現可能である。そのため、Internet of Things (IoT)、センシング機器、医療機器など幅広く利用されている。一方で、SAR-ADCは回路面積の大部分を容量型D/A変換器(CDAC)が占めているため、CDACの省面積化が重要となる。多くのSAR-ADCでは二進重みCDACがSAR-ADCの内部DACとして利用されているが、このCDACはビット数の増加に伴って総容量が指数関数的に増加するため、CDACの省面積化に不向きである。一方、C-2C DACは総容量が線形的に増加するため省面積な構成である。しかし、7-bit以上の精度のC-2C DACを実現するためには、フローティングノードの寄生容量の影響を補正する必要がある。近年この問題を解決し、従来型C-2C DACを更に省面積化する容量比を1:1にしたC-C ladderを利用したSAR-ADCが提案されている。このC-C ladderを用いたSAR-ADCは、CDACの基数が2.7前後で、通常の2よりも大きいため、2進相当で同じ分解能を実現するために必要なCDACのビット数が少ない。さらに、C-C ladderの容量比が従来型に比べて簡単な容量比で構成されている。そのため、従来型C-2C ladderを用いた場合と比較して、C-C ladderを用いたSAR-ADCはADCを実現するために必要な容量を20%以上削減可能である。しかし、従来型のC-C ladderの構成を差動構成で実現するためには、2組の差動CDACが必要であるため、1組の差動CDACで実現可能な従来型のC-2C DACと比較して、この点では省面積でない構成である。本研究では、SAR-ADCに用いる差動CDACを従来の2組から1組に削減し、1組の差動CDACでSAR-ADC を実現した構成を提案する。
机译：由于逐次逼近型A / D转换器（SAR-ADC）不需要运算放大器，因此可以实现功耗低，结构简单的中分辨率（10-12位）ADC。因此，它被广泛应用于物联网（IoT），传感设备，医疗设备等。另一方面，由于电容式D / A转换器（CDAC）占据了SAR-ADC的大部分电路面积，因此节省CDAC的面积非常重要。在许多SAR-ADC中，二进制加权CDAC用作SAR-ADC的内部DAC，但是由于此CDAC的总容量随着位数的增加而呈指数增加，因此可以节省CDAC的面积。不适合。另一方面，C-2C DAC具有节省面积的配置，因为总容量呈线性增加。但是，为了实现精度为7位或更高的C-2C DAC，必须校正浮动节点的寄生电容的影响。近年来，已提出使用容量比为1：1的C-C阶梯的SAR-ADC，以解决此问题并进一步减小传统C-2C DAC的面积。使用此C-C梯形图的SAR-ADC的CDAC基数约为2.7，大于正常值2，因此以二进制等效值实现相同分辨率所需的CDAC位数很少。此外，C-C梯的容量比被配置为比常规类型的容量比更简单。因此，与使用常规C-2C梯形图的情况相比，使用C-C梯形图的SAR-ADC可以将实现ADC所需的容量减少20％或更多。然而，为了实现具有差分配置的常规CC梯形的配置，需要两组差分CDAC，因此对于可以由一组差分CDAC实现的常规C-2C DAC。在这方面不节省面积。在这项研究中，我们提出了一种配置，其中用于SAR-ADC的差分CDAC从常规的两组减少到一组，并且通过一组差分CDAC实现SAR-ADC。

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