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首页> 外文会议>IEEE Custom Integrated Circuits Conference >A 1.6-to-3.0-GHz Fractional-N MDLL with a Digital-to-Time Converter Range-Reduction Technique Achieving 397fs Jitter at 2.5-mW Power
【24h】

A 1.6-to-3.0-GHz Fractional-N MDLL with a Digital-to-Time Converter Range-Reduction Technique Achieving 397fs Jitter at 2.5-mW Power

机译：1.6到3.0 GHz小数N MDLL，具有数模转换器范围减小技术，以2.5 mW的功率实现397fs的抖动

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This paper presents an inductor-less fractional-N clock multiplier with low integrated jitter and power. The architecture is based on a multiplying delay locked loop with a sub-sampling bang-bang phase detector and a novel digital-to-time converter (DTC) range-reduction technique which limits the jitter added to the reference signal, at no additional power penalty. The prototype, implemented in 65nm CMOS, covers the 1.6-to-3.0-GHz range and achieves an absolute RMS jitter (integrated from 30kHz to 30MHz) of 397fs at 2.5mW power consumption, leading to a jitter-power Figure of merit of -244dB. In-band fractional spurs are as low as -51.5dB and the occupied core area is 0.0275mm2.
机译：本文提出了一种具有低集成抖动和低功耗的无电感小数N时钟乘法器。该架构基于一个带子采样Bang-bang相位检测器的倍增延迟锁定环路和一种新颖的数字时间转换器（DTC）降范围技术，该技术可在不增加功率的情况下限制添加到参考信号的抖动惩罚。该原型在65nm CMOS中实现，覆盖1.6至3.0 GHz范围，在2.5mW功耗下实现了397fs的绝对RMS抖动（从30kHz到30MHz积分），从而产生了抖动功率。 244dB。带内分数杂散低至-51.5dB，占用的磁芯面积为0.0275mm 2 。

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