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【24h】

Controller Architecture for Memory BIST Algorithms

机译：内存BIST算法的控制器架构

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Design for testability (DFT) help in simplifying the `manufacturing tests' used to detect post fabrication manufacturing defects in an integrated circuits (IC). The embedded memory tests in an integrated circuits utilize Built In Self Test (BIST) strategy. In this paper we have shown BIST technique and several algorithms used in BIST to test embedded memory. Such memory BIST technique comprises of address generator, controller, comparator and memory. The work presents the three different algorithms for implementing controller used in the memory BIST. The modeling of the memory BIST controller is performed using Verilog HDL to verify correctness of these memory controllers which are then synthesized using RTL compiler utilizing TSMC 90 nm and ARM 7 nm technology library. The paper shows the comparisons of area, power and timing results obtained from RTL compiler for these controller.
机译：可测试性设计（DFT）有助于简化用于检测集成电路（IC）中制造后制造缺陷的“制造测试”。集成电路中的嵌入式内存测试利用内置自测（BIST）策略。在本文中，我们展示了BIST技术以及在BIST中用于测试嵌入式内存的几种算法。这种存储器BIST技术包括地址生成器，控制器，比较器和存储器。这项工作提出了三种不同的算法，用于实现在存储器BIST中使用的控制器。使用Verilog HDL对存储器BIST控制器进行建模，以验证这些存储器控制器的正确性，然后使用RTL编译器利用TSMC 90 nm和ARM 7 nm技术库对其进行合成。本文显示了从RTL编译器获得的这些控制器的面积，功率和时序结果的比较。

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