Design methodology and practice of VLSI functional test synthesis

机译：VLSI功能测试合成的设计方法与实践

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This paper presents a methodology overview for test synthesis of VLSI and ASIC systems using an automated process of the VHDL synthesis simultaneously with Automatic Functional Test Generator (AFTG). The determination of the test efficiency of instructions mixes is discussed.

机译：本文概述了使用自动功能测试发生器（AFTG）的VHDL合成的自动化方法测试合成VLSI和ASIC系统的方法概述。讨论了指令混合物测试效率的测定。

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来源
《International Conference on Information Technology Interfaces》|2001年||共6页
会议地点
作者
Jan Hudec;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类 G20-53;
关键词
VHDL synthesis; VLSI functional test generation; Test synthesis and verification;

机译：VHDL合成;VLSI功能试验生成;测试合成和验证;

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