• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>International Conference on Electronic Computer Technology >Low-power high-throughput deblocking filter architecture for H.264/AVC
【24h】

Low-power high-throughput deblocking filter architecture for H.264/AVC

机译：用于H.264 / AVC的低功耗高吞吐量去块滤波器架构

获取原文
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

The paper proposes an efficient deblocking filter architecture for H.264/AVC. A four-stage pipeline has been adopted to boost the speed of deblocking filter process up to 192 clock cycles per one macroblock. Hybrid edge filter order enhances the reusability of intermediate data which not only increases system throughput, but also reduces power consumption because of diminishing memory access times. In addition, for saving power purpose, our architecture utilizes the buffers instead of SRAM on-chip for storing temporary data. Experimental results show that our design can achieve the throughput of 1146kMB/s while saving up to 25% power consumption when compared with previous design. The architecture is implemented in 0.18μm standard cell library, consumes 26.01 K gates at a clock frequency of 220MHz.
机译：本文提出了一种用于H.264 / AVC的有效去块滤波器架构。已经采用了四阶段管道来提高去块滤波器过程的速度高达192个宏块的时钟周期。混合边缘过滤器顺序增强了中间数据的可重用性，这不仅会提高系统吞吐量，而且由于内存访问时间递减时，也会降低功耗。此外，为了节省功耗，我们的架构利用缓冲区而不是SRAM片上用于存储临时数据。实验结果表明，与先前的设计相比，我们的设计可以达到1146kmb / s的吞吐量，同时节省高达25％的功耗。该架构在0.18μm标准单元库中实现，在220mHz的时钟频率下消耗26.01k栅格。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号