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首页> 外文会议>ICA3PP 2014 >Interconnection Network Reconstruction for Fault-Tolerance of Torus-Connected VLSI Array
【24h】

Interconnection Network Reconstruction for Fault-Tolerance of Torus-Connected VLSI Array

机译：Torus连接的VLSI阵列容错的互连网络重构

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Effective fault-tolerant techniques are essential for improving the reliability of multiprocessor systems. This paper investigates the fault-tolerance of torus-connected VLSI array using pre-integrated spare processing elements (PEs), by reconfiguring the interconnection network among all PEs. We model the problem of whether all faulty PEs can be replaced by spare ones as the problem of finding maximum independent set for a contradiction graph, which is constructed from the original physical arrays with faulty PEs. Each node of the graph represents an alternative of a faulty PE, while an edge denotes that different alternatives cannot coexist. We propose efficient algorithms to construct contradiction graphs from physical arrays with faulty PEs and redundant PEs. We then customize an ant-colony algorithm to find independent set as large as possible. We develop an efficient algorithm to generate logic arrays based on the produced independent set. Three different distributions of redundant PEs are discussed in this paper, and satisfactory results have been achieved in simulation.
机译：有效的容错技术对于提高多处理器系统的可靠性是必不可少的。本文通过重新配置所有PE之间的互连网络，调查Forus连接的VLSI阵列的容错性能使用预先集成的备用处理元件（PES）。我们模拟了备用备件是否可以替换所有故障PE的问题作为找到矛盾图的最大独立集的问题，这是由具有故障PE的原始物理阵列构造的。图形的每个节点表示故障PE的替代方案，而边缘表示不同的替代方案不能共存。我们提出了高效的算法，以构建具有故障PE和冗余PE的物理阵列的矛盾图。然后，我们自定义一个蚂蚁殖民地算法以找到尽可能大的独立集。我们开发一种高效的算法，基于产生的独立集生成逻辑阵列。本文讨论了三种不同的冗余PE分布，在模拟中取得了令人满意的结果。

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