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Implementation of S-Box for Advanced Encryption Standard

机译：用于高级加密标准的S-Box的实施

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This paper presents implementation of S-Box for Advanced Encryption Standard (AES) algorithm. The proposed design structure is implemented in verilog. Previous works rely on lookup tables to implement the S-Box of AES algorithm which incurred a fixed and unbreakable delay. The proposed design employs combinational logic based composite field arithmetic AES S-Box which results in optimized area in terms of FPGA slices compared to ROM based lookup table. The proposed 4-stage pipelined implementation of S-Box is carried on the XC3S100E device of Xilinx FPGA with verilog code which requires 34 slices and 67 4-input LUTs and also maximum clock frequency of 187.071 MHz.
机译：本文介绍了用于高级加密标准（AES）算法的S-Box的实施。所提出的设计结构是在Verilog中实现的。以前的工作依赖于查找表来实现AES算法的S盒，这产生了固定和无法冻断的延迟。该建议的设计采用组合基于逻辑的基于组合场算术AES S-Box，其与基于ROM的查找表相比，在FPGA切片方面导致优化的区域。所提出的4阶段流水线实施的S箱在XILINX FPGA的XC3S100E设备上，具有Verilog代码，需要34个切片和67个输入LUT，也是187.071 MHz的最大时钟频率。

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