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首页> 外文会议>Microwave Conference Proceedings (APMC), 2011 Asia-Pacific >A 60 GHz receiver front-end with PLL based phase controlled LO generation for phased-arrays
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A 60 GHz receiver front-end with PLL based phase controlled LO generation for phased-arrays

机译：60 GHz接收机前端，具有基于PLL的相控阵本振，用于相控阵

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This paper presents a fully integrated 60 GHz front-end for phased array receivers. For the first time in the literature a phase controlled phased locked loop (PC-PLL) is used for beamforming at 60 GHz. The front-end performs a two stage frequency down-conversion, first from 60 GHz to 20 GHz, then from 20 GHz to quadrature baseband. Both the local oscillator signals at 20 GHz and 40 GHz are generated by a single 20 GHz QVCO without any frequency multipliers. The measured results show an input return loss better than -10 dB between 57.5 GHz and 60.8 GHz, 15 dB voltage gain, and 9 dB noise figure. Two-tone measurements show a -12.5 dBm IIP3, 29 dBm IIP2, and -24 dBm ICP1dB. The phase control of the PLL has a resolution of 3.2 degrees and the control range exceeds 360 degrees. The chip consumes 80 mA from a 1.2 V supply, and measures 1400 μm × 660 μm (900 μm × 500 μm excl. pads) incl. LNA, mixers, and PC-PLL in a 90 nm RF CMOS process.
机译：本文介绍了用于相控阵接收机的完全集成的60 GHz前端。在文献中，相位控制锁相环（PC-PLL）首次用于60 GHz的波束成形。前端执行两级频率下变频，首先是从60 GHz到20 GHz，然后是从20 GHz到正交基带。 20 GHz和40 GHz的本地振荡器信号都是由单个20 GHz QVCO生成的，没有任何倍频器。测量结果表明，在57.5 GHz和60.8 GHz之间，输入回波损耗优于-10 dB，电压增益为15 dB，噪声系数为9 dB。两音调测量显示-12.5 dBm IIP3、29 dBm IIP2和-24 dBm ICP1dB。 PLL的相位控制分辨率为3.2度，控制范围超过360度。该芯片从1.2 V电源消耗80 mA电流，包括1400μm×660μm（900μm×500μm不含焊盘）在内。 LNA，混频器和PC-PLL采用90 nm RF CMOS工艺。

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