0.18μm CMOS工艺的6.25Gb/s自适应判决反馈均衡器的研究与设计

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第1章 绪论

1．1 课题背景

1．2 国内外研究现状

1．3 本文结构安排

第2章 均衡原理及自适应算法

2．1 信道特性与性能指标

2．1．1 信道特性

2．1．2 通信系统性能指标

2．2 高速串行系统中的均衡器

2．2．1 发送端预加重电路

2．2．2 模拟均衡器

2．2．3 前馈均衡器

2．2．4 判决反馈均衡器

2．3 自适应算法

2．3．1 自适应算法的分类及比较

2．3．2 LMS自适应算法的简化

2．4 本章小结

第3章 数字自适应判决反馈均衡器的电路设计

3．1 概述

3．2 半速率判决反馈均衡器

3．2．1 加法器

3．2．2 主从D触发器

3．2．3 2∶1复用器

3．2．4 输出缓冲

3．3 数字自适应模块

3．3．1 单差分输入灵敏放大器

3．3．2 5比特上／下计数器

3．3．3 5比特数模转换器

3．4 数字自适应判决反馈均衡器的前仿真

3．4．1 判决反馈均衡器的功能仿真

3．4．2 自适应模块的功能仿真

3．5 本章小结

第4章 数字自适应判决反馈均衡器的版图与测试

4．1 版图设计流程及注意事项

4．1．1 版图设计流程

4．1．2 版图设计的几个注意事项

4．2 数字自适应判决反馈均衡器的版图设计

4．2．1 版图设计

4．2．2 系统后仿真

4．2．3 芯片测试及结果分析

4．3 本章小结

第5章 模拟自适应模块的设计

5．1 模拟自适应模块的结构

5．2 自适应模块的晶体管级设计

5．2．1 判决器

5．2．2 双差分输入的灵敏放大器

5．2．3 乘法器

5．2．4 模拟积分器

5．3 模拟自适应判决反馈均衡器的前仿结果

5．4 模拟自适应模块的版图设计与后仿真

5．4．1 版图设计

5．4．2 系统后仿真

5．5 本章小结

第6章 总结与展望

参考文献

致谢

攻读硕士期间发表的论文