多通道高速同步HDLC数据帧处理器的设计与实现

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第一章绪论

第二章芯片应用的背景知识

2.1开放系统互联参考模型(OSI)与HDLC协议

2.1.1开放系统互联参考模型(OSI)[1]

2.1.2 HDLC协议[2]

2.2时分多路复用系统与一次群PCM系统[3]

2.2.1时分多路复用

2.2.2一次群PCM系统

2.3 POS(Packet Over SDH)[4]

第三章芯片的系统设计

3.1芯片的设计目标

3.2芯片功能模块的划分

3.3芯片的设计方法

3.4芯片的典型应用环境

第四章多通道高速HDLC数据处理器的设计

4.1面向比特的多通道高速HDLC处理器的设计

4.1.1概述

4.1.2面向比特的单通道HDLC收发处理器

4.1.3面向比特的128通道HDLC发送处理器

4.1.4面向比特的128通道HDLC接收处理器

4.2面向字节的HDLC处理器[5]

4.3循环冗余校验码(CRC)的原理及实现

4.3.1串行CRC的原理[5]

4.3.2并行CRC的实现

第五章物理接口电路模块的设计

5.1时隙分配表(TS MAP)的原理及实现

5.1.1时隙分配表的原理和结构

5.1.2主机(Host)对时隙分配表的配置

5.2接收端物理接口(R Assign)

5.2.1基本模块划分及功能实现

5.2.2同步器(Synchronizer)的原理及电路实现[7]

5.3发送端物理接口(T_Assign)

5.3.1基本模块划分及功能实现

5.3.2发送方向已被HDLC处理器处理过的通道数据缓冲区(TAFIFO)

5.4 E1帧同步的搜索

5.5 CRC4的使用目的及实现方式

5.5.1附加CRC功能的目的[3]

5.5.2帧内第1比特的CRC具体描述[3]

5.5.3编解码方法[8]

第六章多通道先入先出数据缓冲区的设计

6.1多通道HFO模块的划分

6.2读状态机(R_FSM)的实现

6.3通道数据计数状态机(FC_FSM)的实现

第七章电路模块的仿真与验证

7.1关键结点的波形仿真

7.1.1多通道HDLC处理器的仿真

7.1.2 HDLC规范一致性的仿真

7.1.3物理接口模块的处理

7.2FPGA的验证

7.2.1FPGA的结构

7.2.2FPGA的设计流程

7.2.3系统调试环境与部分测试结果

7.3占用资源的比较

7.4对数字电路集成电路设计的一些讨论

7.4.1时间上的并行(流水线设计)

7.4.2空间的上并行(改变电路结构)

总结与展望

参考文献

致谢