一款32位CPU核的层次化物理设计

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近年来，人们对电子产品的大量依赖和高性能的需求使得集成电路产业高速发展。随着工艺尺寸的不断减小以及电路复杂度的提高，物理实现过程中也遇到了新问题，如互连线延迟增加、天线效应、电迁移等问题，这些问题使设计者对原先的设计流程进行改善和优化。
　　传统的设计流程集中在 EDA工具手册中，而手册中只对设计流程进行介绍，没有对一个具体设计进行说明。本文以开源处理器Leon3为例，使用90nm工艺，应用Linux操作系统和tcl脚本语言，使用逻辑综合工具和物理实现工具实现了从RTL到GDSII的层次化物理设计。探讨了把复杂的设计对象分成多个模块的分层次设计方法，使用多实例化模块流程对设计进行规划并在设计过程中研究了两种时序优化策略，对比分析了时序优化效果。在布局完成后使用 tcl脚本语言将违例路径提取出来对其重新分组并采取添加权重的时序优化方法以及在时钟树综合时采用基于有用偏差的优化方法对时序进行优化。
　　数据结果表明：本文在布局阶段应用基于权重的时序优化方法比使用普通优化时序的方法违例路径减少了81条，最坏负剩余时间WNS降低了11.25%，负剩余时间总和TNS降低了18.7%。在时钟树综合时应用基于有用偏差的方法对设计进行时序优化比使用普通时序优化方法违例路径减少了205条，WNS降低了20.8%。TNS降低了86.1%。这两种时序优化策略对WNS、TNS以及违例路径条数均有很大的改善。

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作者
韩佳妮;
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作者单位

大连理工大学;

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授予单位大连理工大学;
学科集成电路工程
授予学位硕士
导师姓名陈晓明;
年度 2017
页码
总页数
原文格式 PDF
正文语种中文
中图分类运算器和控制器（CPU）;
关键词
层次化; 物理设计; 时序优化; 有用偏差; 开源处理器;

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