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【6h】

IPv6硬件防火墙快速数据通道设计与实现

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论文说明:图表目录

独创性声明及关于论文使用授权的说明

第一章引言

1.1项目意义与背景

1.2本人所做工作

1.3论文结构

第二章硬件防火墙相关技术

2.1防火墙的定义

2.2 IPv4/IPv6过渡技术

2.2.1双协议栈技术

2.2.2隧道技术

2.2.3网络地址转换/协议转换技术

2.2.4各种过渡技术的优缺点

2.3包过滤技术

2.3.1 TCP的状态跟踪

2.3.2 UDP的状态跟踪

2.3.3 ICMP的状态跟踪

2.4通用处理器的网络处理缺陷

2.5网络处理器的网络处理优势

2.6主要网络处理器公司及其产品

2.7小结

第三章硬件防火墙研发平台

3.1Intel IXA架构

3.1.1 IXA架构的主要组成部分

3.1.2 IXA架构应用的逻辑平台

3.1.3 IXA架构应用的逻辑组成

3.2 Intel IXP2400网络处理器

3.2.1 IXP2400网络处理器硬件体系结构

3.2.2微引擎

3.3开发工具

3.4小结

第四章硬件防火墙总体设计

4.1防火墙软件总体结构

4.1.1数据平面

4.1.2控制平面

4.1.3管理平面

4.2防火墙创新

4.2.1技术创新

4.2.2应用创新

4.3防火墙开发难点

4.4小结

第五章微引擎功能分配设计

5.1超任务链模型设计

5.1.1功能链接模型设计

5.1.2上下文链接模型设计

5.2线程池模型设计

5.2.1功能线程分配模型设计

5.2.2统一线程分配模型设计

5.2.3线程池模型必须解决的问题

5.3微引擎功能划分模型性能分析

5.4 IPv6硬件防火墙快速数据通道设计

5.5分派环设计

5.6微引擎通信设计与实现

5.6.1 dl_source设计与实现

5.6.2 dl_qm_sink设计与实现

5.7上下层通信设计与实现

5.7.1 dl_get_exception_pkt()设计与实现

5.7.2 dl_exception_send()设计与实现

5.8快速数据通道数据结构

5.8.1分派环变量

5.8.2 meta data数据结构

5.8.3 Scratch Ring结构

5.9小结

第六章快速数据通道功能设计与实现

6.1 NAT-PT设计与实现

6.1.1 NAT-PT处理流程

6.1.2 NAT-PT主要数据结构

6.2 IPv4/IPv6包过滤设计与实现

6.2.1静态包过滤流程设计

6.2.2包过滤主要数据结构

6.3快速数据通道测试

6.4小结

第七章总结

致谢

参考文献

攻硕期间取得的成果

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摘要

本课题来源于国家863引导计划“基于网络处理器技术的IPv6硬件防火墙”,课题编号为2003AA0010,属于信息技术领域的研究课题。该课题旨在设计并实现一款基于网络处理器的IPv4/IPv6高速硬件防火墙,现已完成设计研发并通过测试、正等待国家的验收。 本文作者在全面分析研究了Intel网络处理器快速数据通道的功能特性基础上,提出并设计了4种微引擎功能分配模型,以适应防火墙不同的功能需求和网络环境,择优选取了适合本课题的微引擎功能分配模型,研究了如何分派微引擎以及如何合理均衡微引擎间的功能负载使得防火墙的处理效率达到最大化。 作者克服了网络处理器体系架构的特殊性和不成熟开发工具所带来的种种难题,采用Intel网络处理器汇编语言进行快速数据通道功能研发。设计实现了微引擎与微引擎之间的通信,充分利用各读写操作时延,合理设计了硬件线程间的切换机制,减少微引擎的读写空等待时间提高了微引擎的运行效率。设计并实现了快速数据通道与慢速数据通道的通信机制,将快速数据通道不能处理或不适合于快速数据通道处理的数据包发往慢速数据通道进行进一步的处理;同时,快速数据通道接收慢速数据通道处理完毕发往快速数据通道的数据包进行后续处理。 根据网络处理器的硬件特性,作者采用硬件HASH算法,设计实现了NAT-PT功能,使得纯IPv4网络中的节点可以和纯IPv6网络中的节点进行无障碍的通信。 作者根据快速数据通道的优势和局限性,合理利用网络处理器有限的寄存器资源,量身设计并实现了IPv6包过滤,使得该防火墙可根据用户配置的规则阻断攻击保护局域网的安全。通过对该防火墙进行的性能测试,显示该防火墙在千兆带宽下具有优越的处理性能。 最后,作者总结了该防火墙的特点和所做的工作,指出了系统的不足,并提出改进意见以及需要进一步探讨的问题。

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