基于非易失存储器的FPGA片上BRAM架构研究

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在当今智能化的背景下，人们对处理器的处理能力提出了很高的要求，尤其对于高性能处理器和硬件加速芯片，比如CPU(Central Processing Unit)、GPU(Graphic Processing Unit)、FPGA(Field——Programmable Gate Array)等。然而，在嵌入式计算和高性能领域中，FPGA逐渐成为了较为流行的计算平台。一方面原因是，随着软件算法的优化的理论逐渐走向成熟，人们越来越关注从硬件角度去加速新兴应用。另一方面原因是，FPGA的灵活可编程性和支持数据、任务并行计算的特点，迅速的引起学术界和工业界注意，成为开发者和研究者使用工具和研究对象。虽然FPGA正在越来越多的应用到并行计算和高效能的应用领域，但越来越多的复杂应用场景对FPGA在计算、能耗、存储等诸多方面提出了更高的要求。当然可编程的FPGA芯片集成度也随着工艺技术水平在不断提升，片上SRAM存储器的容量也在逐渐增加，但是片上的存储容量的提升速度和新兴应用对数据的要求的矛盾越来越难以适应其需求，这表明“存储墙”问题已经制约了FPGA的发展。随着非易失存储器的发展，其本身的低能耗和高集成特点，正在引起工业界和学术界的注意。新一代STT-RAM(Spin transfer torque random access memory)的存储器的发展，其高密度和低能耗的特点，被越来越多的研究学者和工程师所验证，并被认为较有希望取代SRAM材质的新一代的非易失存储器。
　　相比SRAM而言，非易失存储器具有较高的存储密度和较低的静态能耗。本论文提出了基于非易失性存储器(S TT-RAM)的FPGA片上BRAM架构研究，其中STT-RAM具有的单层单元(SLC)和多层单元(MLC)状态，二者之间可以灵活的转换。虽然非易失存储器具有较高的写延迟，但在FPGA上使用STT-RAMMLC BRAM状态，可以有效的降低逻辑单元与存储单元的距离和逻辑块间的布线线长、逻辑开关数量，从而影响整块芯片的关键路径延迟和能耗计算。因此，本论文提出了NVM BRAM架构和EDA自适应算法，其自适应算法的核心思想是将存储数据有选择的“打包”到SLC或MLC BRAM的状态，以实现最佳关键路径延迟和能耗损耗。实验结果表明，其混合SLC-MLC的BRAM相比纯SLC的BRAM改善了关键路径延迟下降18.51％，系统能耗降低25.83％。与此同时。相比SRAM的BRAM，论文中提出的混合NVM BRAM架构将关键路径延迟改善8.55％，平均系统功耗降低54.34％。

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作者
隋晓金;
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作者单位

山东大学;

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授予单位山东大学;
学科计算机科学与技术
授予学位硕士
导师姓名鞠雷;
年度 2018
页码
总页数
原文格式 PDF
正文语种中文
中图分类运算器和控制器（CPU）;
关键词
处理器; 现场可编程门阵列; BRAM架构; 非易失存储器;

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