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A new calibration technique for pipelined ADCs.

机译：用于流水线ADC的新校准技术。

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摘要

The design of high-speed, high-resolution ADCs continues to present greater challenges as the device dimensions and supply voltages are scaled down. While generic issues such as capacitor mismatch provided the impetus for earlier calibration techniques, deep-submicron low-voltage technologies have made it increasingly difficult to realize high-gain op amps, requiring additional calibration that corrects for gain error and nonlinearity. With the declining intrinsic gain of transistors, it is expected that the notion of fast-settling, low-voltage, high-gain op amps will eventually become obsolete.;This research explores the use of low-gain op amps in high-performance pipelined ADCs. A new architecture incorporates a blind LMS calibration algorithm to correct for capacitor mismatches, residue gain error, and op amp nonlinearity. The calibration applies 128 levels and their perturbed values, computing 128 local errors across the input range and driving the mean square of these errors to zero. Fabricated in 90-nm digital CMOS technology, the ADC achieves a DNL of 0.78 LSB, an INL of 1.7 LSB, and an SNDR of 62 dB at an analog input frequency of 91 MHz while consuming 348 mW from a 1.2-V supply.
机译：随着器件尺寸和电源电压的缩小，高速，高分辨率ADC的设计继续面临更大的挑战。尽管诸如电容器失配之类的一般问题为早期的校准技术提供了动力，但深亚微米低压技术却使实现高增益运算放大器的难度越来越大，需要进行额外的校准以校正增益误差和非线性。随着晶体管固有增益的下降，人们预计快速建立，低电压，高增益运算放大器的概念最终将被淘汰;该研究探索了在高性能流水线中使用低增益运算放大器的情况。 ADC。一种新的架构结合了盲LMS校准算法，可校正电容器失配，残留增益误差和运算放大器的非线性。校准将应用128个级别及其扰动的值，在输入范围内计算128个局部误差，并将这些误差的均方值驱动为零。 ADC采用90nm数字CMOS技术制造，在91MHz的模拟输入频率下可实现0.78 LSB的DNL，1.7 LSB的INL和62dB的SNDR，同时从1.2V电源消耗348mW。

著录项

  • 作者

    Sahoo, Bibhudatta.;

  • 作者单位

    University of California, Los Angeles.;

  • 授予单位 University of California, Los Angeles.;
  • 学科 Engineering Electronics and Electrical.
  • 学位 Ph.D.
  • 年度 2009
  • 页码 95 p.
  • 总页数 95
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

  • 入库时间 2022-08-17 11:38:19

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