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Resynthesis techniques for FPGA optimization.

机译：用于FPGA优化的再合成技术。

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摘要

Computer-aided design (CAD) is one of the key influencers to the quality (e.g., area, power, performance and reliability) of a field programmable gate arrays (FPGAs)-based design. Resynthesis, a circuit rewriting technique in FPGA CAD flow, has emerged to cope with the inherent NP-hardness of the many CAD tasks, the ever increasing design complexity and the logic capacity of FPGAs. Targeting area, power and reliability optimization for FPGAs, this dissertation proposed several novel resynthesis algorithms. In contrast to existing resynthesis techniques, our proposed approaches employ formal methods (e.g., Boolean Satisfiability (SAT) and Stochastic Satisfiability) as the kernel to ensure the correct-by-construction property. In addition, our resynthesis explore multiple new design freedoms (e.g., retiming) and architectural features (e.g., dual-output LUTs and Vdd-programmable interconnect) in order to achieve better quality.;Specifically, this dissertation first presents a systematic study on local rewriting-based resynthesis at logic level. The core algorithm is an efficient SAT-based Boolean matching. Two logic resynthesis techniques using this Boolean matching are proposed for area reduction and fault tolerance, respectively. Particularly, the area-aware resynthesis simultaneously performs logic rewriting and retiming in order to explore a large searching space; the fault-tolerant resynthesis extends the SAT-based Boolean matching to a stochastic version and maximizes the stochastic yield rate under random faults. In addition, this dissertation proposes two more resynthesis algorithms based on global optimization. These two algorithms take the advantage of the architectural features, i.e., a logic resynthesis for fault-tolerance using dual-output LUTs and a physical resynthesis for low power using Vdd-programmable interconnect. The effectiveness of the proposed algorithms are verified by experimental results.
机译：计算机辅助设计（CAD）是基于现场可编程门阵列（FPGA）的设计质量（例如面积，功耗，性能和可靠性）的关键影响因素之一。重新合成是FPGA CAD流程中的一种电路重写技术，它已经可以应付许多CAD任务固有的NP硬度，不断增加的设计复杂性和FPGA的逻辑容量。针对FPGA的面积，功耗和可靠性优化，本文提出了几种新颖的再合成算法。与现有的重新合成技术相反，我们提出的方法采用形式方法（例如布尔可满足性（SAT）和随机可满足性）作为内核，以确保正确的按构造属性。此外，我们的再合成探索了多个新的设计自由度（例如，重定时）和体系结构特征（例如，双输出LUT和Vdd可编程互连），以实现更高的质量。具体而言，本论文首先对本地化进行了系统的研究。在逻辑级别基于重写的重新合成。核心算法是基于SAT的高效布尔匹配。提出了两种使用这种布尔匹配的逻辑再合成技术，分别用于面积减小和容错。特别地，区域感知的重新合成同时执行逻辑重写和重定时，以探索较大的搜索空间。容错再合成将基于SAT的布尔匹配扩展为随机版本，并在随机故障下最大化随机产量。此外，本文还提出了两种基于全局优化的再合成算法。这两种算法利用了架构功能的优势，即使用双输出LUT进行容错的逻辑重新合成和使用Vdd可编程互连实现低功耗的物理重新合成。实验结果验证了所提算法的有效性。

著录项

  • 作者

    Hu, Yu.;

  • 作者单位

    University of California, Los Angeles.;

  • 授予单位 University of California, Los Angeles.;
  • 学科 Engineering Electronics and Electrical.
  • 学位 Ph.D.
  • 年度 2009
  • 页码 207 p.
  • 总页数 207
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

  • 入库时间 2022-08-17 11:38:30

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