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Flexible Partial Reconfiguration Based Design Architecture for Dataflow Computation

机译：基于灵活的部分重配置的数据流计算设计架构

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摘要

In this thesis research we proposed a generic semi-automatic partial reconfiguration based design methodology which takes inputs in the form of behavioral description files using C/C++/SystemC for a dataflow process and outputs partial binaries to deploy on the SoC FPGA. This methodology is coupled with a novel static design architectural framework utilizing internal block ram memory to store intermediate results. In order to prove the efficacy of the proposed methodology and architecture in terms of area and timing, we have implemented JPEG Encoder from S2CBench v.2.0 spatially and then with partial reconfiguration design methodologies. The proposed design method abbreviated as PRBRAM where internal FPGA on-chip memory is used to store intermediate results when time multiplexing kernels and PRDDR is a partial reconfiguration based design method utilizing external off-chip DDR memory. The reconfiguration time is a critical parameter determining the performance of DPR designs. Reconfiguration time depends on the area of Reconfigurable Partition (RP) and the generated partial bitstream. Thus, we study and prove experimentally considering equal area of RP for both PRBRAM & PR DDR, that the proposed former method is runtime and latency efficient compared to the latter. We also examine and study the effects of variations on reconfigurable partition area on running time, considering different number of reconfigurations required for the application on the proposed architecture PRBRAM. We prove that the implementation with the proposed Architecture PRBRAM is area efficient compared to spatial implementation with LUT area savings upto 21.20 % and FF area savings up to 30.41 % for 1598.896 KB as partial bitstream size. These %'s are including the additional resources utilized by proposed static architecture. We also have seen an improvement in average hardware running of 0.529363s against PRDDR..
机译：在本文的研究中，我们提出了一种基于半自动部分重配置的通用设计方法，该方法使用C / C ++ / SystemC以行为描述文件的形式输入数据流，并输出部分二进制文件以部署在SoC FPGA上。这种方法与一种新颖的静态设计架构框架结合在一起，该架构利用内部模块内存来存储中间结果。为了证明所提出的方法和体系结构在面积和时序方面的有效性，我们从空间上从S2CBench v.2.0实现JPEG编码器，然后使用部分重新配置设计方法。所提出的设计方法缩写为PRBRAM，其中，当使用时分复用内核时，内部FPGA片上存储器用于存储中间结果，而PRDDR是利用外部片外DDR存储器的基于部分重新配置的设计方法。重新配置时间是决定DPR设计性能的关键参数。重新配置时间取决于可重新配置分区（RP）的区域和生成的部分比特流。因此，我们研究并证明了在考虑PRBRAM和PR DDR均等的RP的情况下，与后者相比，前一种方法在运行时间和延迟方面均有效。我们还研究并研究了变化对可重配置分区区域的运行时间的影响，同时考虑了在提议的体系结构PRBRAM上应用所需的不同数量的重配置。我们证明，与空间实现相比，与1598.896 KB的部分位流大小相比，LUT的面积节省高达21.20％，FF的面积节省高达30.41％，与空间实现相比，所提出的Architecture PRBRAM实现了区域效率。这些％包括建议的静态体系结构使用的其他资源。我们还发现，相对于PRDDR，平均硬件运行速度提高了0.529363s。

著录项

  • 作者

    Shah, Mihir.;

  • 作者单位

    The University of Texas at Dallas.;

  • 授予单位 The University of Texas at Dallas.;
  • 学科 Electrical engineering.
  • 学位 M.S.E.E.
  • 年度 2018
  • 页码 107 p.
  • 总页数 107
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类 康复医学;
  • 关键词

  • 入库时间 2022-08-17 11:38:52

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