一种可配置的CNN协加速器的FPGA实现方法

蹇强; 张培勇; 王雪洁

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针对卷积神经网络中卷积运算复杂度高而导致计算时间过长的问题,本文提出了一种八级流水线结构的可配置CNN协加速器FPGA实现方法.通过在卷积运算控制器中嵌入池化采样控制器的复用手段使计算模块获得更多资源,利用mirror-tree结构来提高并行度,并采用Map算法来提高计算密度,同时加快了计算速度.实验结果表明,当精度为32位定点数/浮点数时,该实现方法的计算性能达到22.74GOPS.对比MAPLE加速器,计算密度提高283.3％,计算速度提高了224.9％,对比MCA(Memory-Centric Accelerator)加速器,计算密度提高了14.47％,计算速度提高了33.76％,当精度为8-16位定点数时,计算性能达到58.3GOPS,对比LBA(Layer-Based Accelerator)计算密度提高了8.5％.

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来源
《电子学报》 |2019年第7期|1525-1531|共7页
作者
蹇强; 张培勇; 王雪洁;
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作者单位

浙江大学信息与电子工程学院;

浙江杭州310027;

浙江大学信息与电子工程学院;

浙江杭州310027;

浙江大学城市学院;

浙江杭州310015;

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原文格式 PDF
正文语种 chi
中图分类大规模集成电路、超大规模集成电路;
关键词
卷积神经网络; FPGA; 嵌入式; 卷积计算; 并行算法;

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