带有48字节RAM的日历时钟芯片的设计

曾爱华; 殷瑞祥; 郭瑢; 陈敏

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带有48字节RAM的日历时钟芯片的设计

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介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能.该芯片基于Verilog HDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合;同时还简单介绍了ASIC设计的整个流程.

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来源
《电子技术应用》 |2005年第6期|73-76|共4页
作者
曾爱华; 殷瑞祥; 郭瑢; 陈敏;
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作者单位

华南理工大学,电信学院,广州,510640;

华南理工大学,电信学院,广州,510640;

华南理工大学,电信学院,广州,510640;

华南理工大学,电信学院,广州,510640;

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原文格式 PDF
正文语种 chi
中图分类微电子学、集成电路（IC）;
关键词
Verilog; HDL; 系统仿真; 逻辑综合; 数字电子系统;

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