视频压缩IPcore设计

傅伟煌; 孟利民; 徐林静

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介绍了一种基于FPGA技术的视频压缩IPcore(Intellectual Property core,智力产权)设计.设计中综合运用了分布式算法、并行运算和流水线单元,通过VerilogHDL(Verilog Hardware Descripton Language)硬件描述语言描述运算单元及其结构配置.整个系统能在27MHz系统时钟下工作.

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来源
《电子技术应用》 |2004年第6期|61-63|共3页
作者
傅伟煌; 孟利民; 徐林静;
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作者单位

杭州浙江工业大学浙江省光纤通信重点实验室,310014;

杭州浙江工业大学浙江省光纤通信重点实验室,310014;

杭州浙江工业大学浙江省光纤通信重点实验室,310014;

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原文格式 PDF
正文语种 chi
中图分类图像编码;
关键词
视频压缩 IPcore FPGA;

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