基于异构可重构计算的AES加密系统研究

聂一; 郑博文; 柴志雷

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基于异构可重构计算的AES加密系统研究

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随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明:系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和NVIDIA GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。

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来源
《计算机应用研究》 |2022年第7期|2143-2148|共6页
作者
聂一; 郑博文; 柴志雷;
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作者单位

江南大学物联网工程学院;

江南大学人工智能与计算机学院;

江苏省模式识别与人工智能工程实验室;

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原文格式 PDF
正文语种 chi
中图分类并行计算机;
关键词
现场可编程门阵列; 异构可重构; 加密算法; 高级加密标准; 并行;

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