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范健民; 郑学仁; 陈玲晶; 邓婉玲; 陈国辉;
华南理工大学应用物理系;
机译:使用Verilog实现具有单错误更正的UART
机译:基于Verilog的OFDM系统高速可变点流水线FFT处理器的设计与实现。
机译:基于Verilog HDL的9位UART模块的设计
机译:基于软件代理的环境框架,用于链接Verilog的分布式仿真。
机译:基于IETF的基于语义传感器网络的电子卫生系统的设计与实现YANG
机译:基于DMA的高速UART的设计与实现
机译:基于有界模型检验的C和Verilog程序的行为一致性
机译:Spice到Verilog网表转换器以及使用Spice进行Verilog和Verilog进行Spice翻译的设计方法
机译:UART或类似并行UART接口的基于内存的缓冲
机译:将条件表达式从非Verilog硬件描述语言转换为Verilog硬件描述语言并同时保留适用于逻辑综合的结构的方法
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