同步电路设计中CLOCK SKEW的分析

康军; 黄克勤; 张嗣忠

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Clock skew是数字集成电路设计中一个重要的因素.本文比较了在同步电路设计中0 clock skew 和非 0 clock skew时钟分布对电路性能的影响,分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法,从而说明非 0 clock skew 时钟分布是如何提高同步电路运行的最大时钟频率的.

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来源
《电子器件》 |2002年第4期|431-434|共4页
作者
康军; 黄克勤; 张嗣忠;
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作者单位

东南大学国家专用集成电路系统工程技术研究中心,南京,210096;

南京经济学院计算机系,南京,210032;

东南大学国家专用集成电路系统工程技术研究中心,南京,210096;

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原文格式 PDF
正文语种 chi
中图分类设计;
关键词
clock skew; 同步电路; 时钟树; 时钟信号;

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