一种低功耗可配置乘加器的设计

李涌伟; 蒋剑飞; 毛志刚; 陶昱良

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一种低功耗可配置乘加器的设计

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提出一种可配置的64位乘加器。根据计算模式的不同,该乘加器能够1次完成1个64×64、2个32×32、4个16×16和8个8×8的有/无符号乘加计算。在部分积(pp)产生电路中插入模式相关的选择器,并在最终树和最后的加法器中插入模式相关的进位消除电路,来实现乘加器的可配置。通过对部分积重新进行编排,避免了在部分积压缩树中插入进位消除电路。在部分积压缩树中,采用一种低功耗4∶2压缩器,有效降低了功耗和面积。最后,对乘加器的速度、面积和功耗等性能进行了分析。

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来源
《微电子学》 |2011年第2期|255-259|共5页
作者
李涌伟; 蒋剑飞; 毛志刚; 陶昱良;
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作者单位

上海交通大学微电子学院;

上海200240;

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原文格式 PDF
正文语种 chi
中图分类数字集成电路、逻辑集成电路;
关键词
乘加器; 可配置乘加器; 4∶2压缩器;

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