一种高精度的FPGA电路面积时序预测方法

王佳伟; 黄志洪; 高同强; 杨海钢

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一种高精度的FPGA电路面积时序预测方法

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在FPGA上设计应用电路时,逻辑综合过程和物理综合过程需要反复进行多次,来满足面积时序约束。为了加速整个FPGA CAD流程,提出了一种在物理综合之前,使用前馈神经网络预测面积时序的方法。和FPGA布局布线工具VTR 7.0的实验结果相比,该神经网络预测面积平均相对误差(MRE)达到4.9%,预测时序平均相对误差(MRE)达到6.4%,和现有文献相比,具有预测时间早,预测精度高的特点。该预测模型将帮助用户缩短设计周期,在逻辑综合阶段更加全面探索设计空间,提高设计质量。

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来源
《国外电子测量技术》 |2017年第6期|31-35|共5页
作者
王佳伟; 黄志洪; 高同强; 杨海钢;
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作者单位

中国科学院电子学研究所可编程芯片与系统研究室;

中国科学院大学;

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正文语种 chi
中图分类设计;
关键词
FPGA; CAD; 面积; 时序; 预测; 前馈神经网络;

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