基于FPGA的16位堆栈处理器的设计

储昭贤; 施慧彬

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基于FPGA的16位堆栈处理器的设计

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设计了一款面向嵌入式控制领域的16位堆栈处理器,该处理器包含两个堆栈:执行数学表达式的数据堆栈和支持子程序调用的返回堆栈,其指令集含35条堆栈指令.详细给出了该堆栈处理器的体系结构及设计方法;不仅采用简单有效的指令编码方式缩小了代码体积,同时给出了单周期操作多个堆栈元素的解决方法.该处理器采用FPGA实现,在XC5VLX110T芯片上的运行时钟频率最高达到146.7MHz.最后给出了设计的软件仿真与硬件综合结果.

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来源
《微电子学与计算机》 |2012年第2期|22-26|共5页
作者
储昭贤; 施慧彬;
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作者单位

南京航空航天大学计算机科学与技术学院;

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原文格式 PDF
正文语种 chi
中图分类设计与性能分析;
关键词
堆栈处理器; 嵌入式; FPGA;

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