高速串行接口接收端阻抗校正电路设计

虞鑫栋; 姚穆; 陈玉虎; 李优; 赵建中; 张锋

首页> 中文期刊> 《微电子学与计算机》 >高速串行接口接收端阻抗校正电路设计

高速串行接口接收端阻抗校正电路设计

开具论文收录证明 >>

期刊封面封底目录下载 >>

文献代查 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

研究并设计了一款应用于高速串行接口接收端的阻抗自校正电路,用以降低因接收器输入端阻抗不匹配而造成的信号反射,提高信号完整性.阻抗自校正电路采用由比较器和阻抗校正单元组成的数模混合负反馈环路结构,其中阻抗校正单元由有限状态机和接收端电阻阵列的复制单元构成,且电阻阵列由46个相同的电阻单元和一个半权重电阻单元并联组成.仿真验证显示,阻抗自校正电路实现了3%的校正精度,±35%的校正范围,回波损耗(S11)在12.5GHz时小于-15dB.该电路在55nm CMOS工艺设计,面积为218μm×133μm,功耗为7.43mW.

著录项

来源
《微电子学与计算机》 |2015年第12期|54-58|共5页
作者
虞鑫栋; 姚穆; 陈玉虎; 李优; 赵建中; 张锋;
展开▼
作者单位

中国科学院微电子研究所;

展开▼
原文格式 PDF
正文语种 chi
中图分类设计;
关键词
高速串行接口; 阻抗自校正; 数模混合; 校正精度; 回波损耗;

相似文献

中文文献
外文文献
专利

1. 一种新型的用于高速串行接口电路的单片锁相环电路设计 [J] . 孙振国 ,何乐年 ,温显光 . 电路与系统学报 . 2006,第002期
2. 新型高速串行接口链路层的电路设计与实现 [J] . 唐永建 ,何乐年 ,严晓浪 . 微电子学与计算机 . 2005,第4期
3. 一种类DMA方式的高速串行通信接口电路设计方法 [J] . 曾庆波 . 煤矿机械 . 2004,第3期
4. ADSP21xx系列高速信号处理器的串行口特性及接口电路设计 [J] . 戴旭初 ,束伟 . 微型机与应用 . 1997,第008期
5. 高速串行信号的接收端测试 [J] . 胡为东 . 国外电子测量技术 . 2011,第5期
6. 基于CPCI总线的串行接口/CAN接口高速通信板的设计 [C] . 田英峰 . 2013年陕西省兵工学会第17届学术年会 . 2013
7. 高速串行接口时钟数据恢复电路设计 [A] . 王锋 . 2019

高速串行接口接收端阻抗校正电路设计

摘要

著录项

相似文献

相关主题

期刊订阅