前导数字并行纠错单元的设计与仿真

魏思捷; 富坤; 袁玉倩; 耿跃华

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前导数字并行纠错单元的设计与仿真

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对前导数字预测算法的误差修正逻辑进行分析改进和设计实现,重点对该误差修正纠错模块的逻辑设计进行了分析证明,依据设计的逻辑表达式对其电路进行了设计.同时采用硬件描述语言VerilogHDL编程,结果使用QuartusⅡ进行仿真验证.使用性能分析软件对提出的纠错逻辑方案进行验证,可以看出本纠错单元的电路在电路面积和功耗上都有明显的改善.

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来源
《微电子学与计算机》 |2017年第5期|67-72|共6页
作者
魏思捷; 富坤; 袁玉倩; 耿跃华;
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作者单位

河北工业大学计算机科学与软件学院;

河北省大数据计算重点实验室;

河北工业大学电气工程学院;

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原文格式 PDF
正文语种 chi
中图分类计算技术、计算机技术;
关键词
前导数字预测; 误差修正逻辑; VerilogHDL; QuartusⅡ;

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