Lottery Bus的设计与实现

潘杰; 胡丹; 张志敏

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Lottery Bus的设计与实现

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为了提高SoC内部总线的性能,优化总线架构。文章提出了一种新颖的LotteryBus总线机制。通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制。并且设计和实现了一个4-Masters的Lot-teryBus用于龙芯SoC内部高速总线的改进,功能仿真和FPGA验证证明这一总线机制的可行性和正确性。

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来源
《微电子学与计算机》 |2005年第7期|76-78|共3页
作者
潘杰; 胡丹; 张志敏;
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作者单位

中国科学院计算技术研究所;

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原文格式 PDF
正文语种 chi
中图分类微电子学、集成电路（IC）;
关键词
LotteryBus; 静态优先级; 时分复用; 龙芯SoC; 线性反馈移位寄存器;

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